用于高密度互连的低应力TSV阵列

焦斌斌 ,  乔靖评 ,  贾士奇 ,  刘瑞文 ,  韦学勇 ,  云世昌 ,  孔延梅 ,  叶雨欣 ,  杜向斌 ,  余立航 ,  从波

工程（英文） ›› 2024, Vol. 38 ›› Issue (7) : 226 -234.

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工程（英文） ›› 2024, Vol. 38 ›› Issue (7) : 226 -234. DOI: 10.1016/j.eng.2023.11.023
研究论文

用于高密度互连的低应力TSV阵列

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Low Stress TSV Arrays for High-Density Interconnection

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摘要

在三维（3D）堆叠中，硅通孔（TSV）的热应力对芯片性能和可靠性有显著影响，这一问题在高密度TSV阵列中更为突出。本研究提出并开发了一种新型空心钨TSV（W-TSV）。其空心结构为热应力释放提供了空间。仿真结果表明，空心W-TSV在距衬底表面顶部2 μm范围内可释放60.3%的热应力，在3 μm径向区域内，热应力可降至20 MPa以下。制备了尺寸为640 × 512、间距为25 μm、深宽比为20.3∶1的超高密度（1600 TSV∙mm-²）TSV阵列。测试结果显示，所制备的TSV具有优异的电学和可靠性性能。TSV的平均电阻为1.21 Ω，漏电流为643 pA，击穿电压大于100 V。在经历-40~125 ℃的100次温度循环后，电阻变化小于2%。拉曼光谱分析表明，空心W-TSV在晶圆表面产生的最大应力为31.02 MPa，证明所制造的高密度TSV阵列不需要设置禁止放置晶体管的区域（KOZ）。这些结果表明，该结构在大阵列光电探测器和3D集成电路中具有巨大的应用潜力。

Abstract

In three-dimensional (3D) stacking, the thermal stress of through-silicon via (TSV) has a significant influence on chip performance and reliability, and this problem is exacerbated in high-density TSV arrays. In this study, a novel hollow tungsten TSV (W-TSV) is presented and developed. The hollow structure provides space for the release of thermal stress. Simulation results showed that the hollow W-TSV structure can release 60.3% of thermal stress within the top 2 μm from the surface, and thermal stress can be decreased to less than 20 MPa in the radial area of 3 μm. The ultra-high-density (1600 TSV∙mm−2) TSV array with a size of 640 × 512, a pitch of 25 μm, and an aspect ratio of 20.3 was fabricated, and the test results demonstrated that the proposed TSV has excellent electrical and reliability performances. The average resistance of the TSV was 1.21 Ω. The leakage current was 643 pA and the breakdown voltage was greater than 100 V. The resistance change is less than 2% after 100 temperature cycles from −40 to 125 °C. Raman spectroscopy showed that the maximum stress on the wafer surface caused by the hollow W-TSV was 31.02 MPa, which means that there was no keep-out zone (KOZ) caused by the TSV array. These results indicate that this structure has great potential for applications in large-array photodetectors and 3D integrated circuits.

关键词

热应力 / 硅通孔（TSV） / 高密度集成

Key words

Thermal stress / Through-silicon via (TSV) / High-density integration

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焦斌斌,乔靖评,贾士奇,刘瑞文,韦学勇,云世昌,孔延梅,叶雨欣,杜向斌,余立航,从波. 用于高密度互连的低应力TSV阵列[J]. 工程（英文）, 2024, 38(7): 226-234 DOI:10.1016/j.eng.2023.11.023

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1 引言

三维（3D）集成技术凭借其低功耗、小面积、高性能和高集成密度等优势[1]，有望突破摩尔定律的限制。实现3D集成需要硅通孔（TSV）、晶圆减薄和晶圆/芯片键合等多项关键技术[2]。TSV因具备缩短互连路径和减小封装尺寸的优势，被视为3D集成的核心技术。目前，高密度TSV互连应用受到广泛关注，如近传感器和传感器内计算[3]、混合存储立方体[4]、高带宽存储器（HBM）[5]、互补金属氧化物半导体（CMOS）图像传感器、制冷和非制冷焦平面阵列（FPA）以及有源像素传感器（APS）等[6]。高密度3D互连需要高密度TSV阵列，但一些问题限制了高密度TSV阵列的制造和使用，其中最重要的是TSV的热应力问题。由于TSV在制造过程中使用了热膨胀系数（CTE）与硅不同的材料，因此热应力是不可避免的[7]，这会在TSV与金属的界面处产生较大的热应力[8]。TSV中的热应力会引发三个问题：一是在加工高密度TSV阵列时存在困难，因为加工过程中的温度变化较大，可能导致衬底弯曲甚至损坏。二是会导致TSV在使用过程中出现可靠性问题，如铜挤出[9]、金属-SiO₂或Si-SiO₂界面分层[10]、铜迁移[11]和芯片开裂等[12]。在大多数情况下，应力虽可能不足以导致器件失效，但会引起晶体管迁移率变化和参数漂移，进而影响晶体管性能和容差[13]。在3D集成中，据报道，由于高功率密度器件和高密度TSV的存在，热应力会引发更严重的可靠性问题[14]。三是为降低TSV热应力的影响，通常会在TSV周围设置一定的禁止放置晶体管区域（KOZ）[15]。虽然这种方法减少了热应力的不利影响，但却浪费了衬底面积，不利于提高芯片集成度。

为提高热可靠性、降低TSV对衬底产生的热应力并提高芯片集成度，必须研究降低TSV周围衬底热应力的方法。一种方法是使用空心TSV替代实心TSV。Li等[16]制备了深宽比为10∶1的环形铜TSV（Cu-TSV），并通过溅射在TSV侧壁填充了厚度为2 μm的铜金属，其热应力比实心Cu-TSV更低。Khorramdel等[17]利用喷墨打印技术在环形TSV的空心部分填充聚合物，实现了在环形TSV底部直接制作凸块下金属化层（UBM）和焊球，从而提高了I/O密度。另一种方法是使用软聚合物衬垫替代SiO₂作为介电层。Thadesar和Bakir [18]提出用SU-8替代介电层材料，这不仅能降低TSV引入的应力对硅衬底的影响，还能减小寄生电容，提高电学性能。类似地，Huang等[19]使用气隙替代传统的SiO₂衬底作为TSV的绝缘层。气隙结构为金属层在径向提供了自由变形空间，减轻了热应力的影响，将应力降低至80 MPa。

还有一种方法是在TSV中填充与硅热膨胀系数匹配的导电材料。钨的热膨胀系数（4.4 ppm∙°C-1）与硅（2.3 ppm∙°C⁻¹）较为接近，因此被研究用于TSV填充。此外，化学气相沉积（CVD）法填充钨具有良好的台阶覆盖性，能够填充高深宽比的TSV。所以，钨在大规模高密度集成应用中作为TSV填充金属展现出巨大潜力。Blasa等[20]使用钨金属填充制备了深宽比为12.5∶1的TSV用于3D堆叠。Kikuchi等[21]成功制备了深度为47 μm的实心W-TSV阵列，用于大规模集成。尽管钨的热膨胀系数与硅更接近，但其硬度可能导致热膨胀过程中应变主要集中在硅衬底，使硅衬底承受更大程度的应力。

上述方法都有助于降低TSV热应力，但部分方法与CMOS工艺不兼容，限制了其应用范围。为满足高密度集成的需求，仍需对低应力TSV进行进一步研究。

基于上述需求，本研究创新性地提出了一种应力更低的新型空心W-TSV。TSV内部的空心结构旨在为热膨胀提供位移空间，使应变主要集中在TSV内部，从而减小对硅衬底的影响。通过有限元分析，比较了空心W-TSV、实心Cu-TSV和实心W-TSV之间的应力分布差异。针对空心TSV结构，开发了与CMOS兼容的TSV最后工艺流程，设计了直径为5 μm、高度为100 μm的TSV，并成功制备了间距为25 μm、密度为1600 TSV∙mm-2的640 × 512 TSV阵列。最后，通过电学性能测试、可靠性测试和拉曼光谱应力测试对样品性能进行评估。

2 材料与方法

2.1 模型仿真与分析

TSV模型的示意图如图1（a）~（c）所示。TSV设计为顶部和底部尺寸较小，中间尺寸较大，如图1（c）所示。较大的中间部分可确保在空心空间内填充更多金属，从而提高电互连性能。为降低硅衬底中的TSV热应力，本研究选择钨作为填充金属，因为其热膨胀系数比铜更接近硅。此外，采用空心钨填充为热应力释放提供空间，并考虑到与传统光刻胶旋涂和对准工艺的兼容性，使用钨填充并封闭TSV的端口。利用CVD钨在高深宽比TSV中具有良好台阶覆盖性的特点，使TSV形成顶部和底部填充、中间为真空区域的结构。这种填充方法不仅具有空心应力低的优点，还适用于传统CMOS工艺。考虑到TSV的电互连性能和热应力，将TSV空心结构的顶部直径设计为0.8 μm（附录A中的第S1节）。另外建立了两种结构用于比较热应力：如图1（a）所示的实心Cu-TSV以及如图1（b）所示的中间直径与空心W-TSV相同的实心W-TSV。这样的设置能更好地展示空心钨TSV降低热应力的能力（附录A中的第S2节）。

使用COMSOL软件（瑞典COMSOL公司）建立了三个热应力有限元分析模型。TSV硅衬底尺寸为25 μm × 25 μm，TSV顶部直径为5 μm，深度为100 μm。采用3D结构模型，固定硅衬底垂直于表面方向的位移，以模拟周围材料的约束。物理建模有等温与电热两种选择。考虑到TSV主要用于信号传输，产生的焦耳热有限（附录A中的第S3节）且通过并联多个TSV可进一步降低焦耳热（附录A中的第S4节），因此更应关注TSV外部环境（如工艺中的高温或应用环境中的温度变化）引起的热应力。基于此，采用等温条件，并将所有材料设置为弹性材料。将无应变温度设置为-200 °C（最低温度）。为研究大温差下的热应力变化，将温度从-200 °C升高到60 °C，以模拟上述三种结构在硅衬底上产生的热应力。三种结构的材料属性如表1所示。

图1（d）~（f）展示了高温下实心Cu-TSV、实心W-TSV和空心W-TSV的应力模拟结果。从图1（d）和（e）可以看出，铜的最大应力可达1.18 × 10³ MPa，而钨的最大值为268 MPa。这主要是因为铜的热膨胀系数明显大于硅，而钨的热膨胀系数与硅相似[22]。因此，当温度升高时，铜发生更大的变形，导致应力增加。根据图1（e）和（f），空心TSV中的最大应力可进一步降低至225 MPa，与实心W-TSV相比降低了16.04%。空心W-TSV的最大应力点出现在金属内部，这与实心TSV的金属-SiO₂界面不同。这种空心结构为钨的热膨胀提供了空间余量，使得在发生变形时，钨优先向内膨胀，应力点集中在TSV金属内侧，从而减小了对硅衬底的影响。为展示空心W-TSV对硅衬底TSV效应的降低程度，图2给出了硅衬底von Mises应力分布的二维横截面图。三种硅衬底的最大von Mises应力均位于TSV的顶部和底部，中间位置的von Mises应力趋于减小。如图2（a）所示，实心Cu-TSV对应的硅衬底最大von Mises应力为1.16 × 10³ MPa，中间位置的von Mises应力为778.402 MPa，降低了32.90%。如图2（b）所示，实心W-TSV对应的硅衬底最大von Mises应力为213 MPa，中间位置的von Mises应力为122.353 MPa，降低了42.56%。如图2（c）所示，空心W-TSV对应的硅衬底最大von Mises应力为166 MPa，中间位置的von Mises应力为58.384 MPa，降低了64.84%。根据仿真结果，空心W-TSV对硅衬底产生的热应力明显低于其他两种TSV。

图3（a）展示了TSV的轴向和径向方向。图3（b）和（c）展示了硅衬底在轴向和径向方向的热应力。在距顶部2 μm的轴向范围内，三种TSV在硅衬底上引起的应力分别降低了24.9%、27.5%和60.3% [图3（b）]。显然，空心W-TSV能更好地缓解热应力。空心W-TSV与硅衬底的径向热应力如图3（c）所示，最大热应力出现在TSV内部，为221.4 MPa。在空心W-TSV与硅之间，应力从190.3 MPa降至60.2 MPa。在3 μm范围内，硅表面的热应力降至20 MPa以下，明显小于实心Cu-TSV和实心W-TSV（附录A中的第S5节）。

2.2 制造工艺

空心W-TSV的制造工艺如图4所示。由于空心结构和优化的工艺，空心W-TSV的制造过程与传统TSV制造工艺相同。下面详细介绍空心TSV的工艺流程。选用直径为8 in（1 in = 2.54 cm）、厚725 μm的硅片作为衬底。首先，沉积4 μm厚的SiOₓ作为硬掩模。然后，通过干法刻蚀制备640 × 512的TSV阵列。先刻蚀硬掩模层，再采用博世工艺刻蚀深硅通孔。在循环过程中，通过改变刻蚀气体SF₆与钝化气体C₄F₈的比例优化博世工艺，以实现顶部和底部尺寸较小、中间尺寸较大的空心TSV形貌。下一步是沉积介电层材料，为填充金属和硅衬底提供电隔离。在氧化物层沉积后进行TSV金属填充，使用CVD沉积Ti/TiN作为黏附层和阻挡层。选择CVD钨填充TSV主要是因为高深宽比TSV需要高台阶覆盖性，且钨的热膨胀系数比铜更匹配硅。随后，使用AlCu金属进行正面互连，连接TSV结构并形成菊花链，用于电性能测试。正面互连完成后，进行正面临时键合、背面减薄、TSV通孔露出和金属互连等工艺，这些都与传统工艺一致。更多制造细节见附录A中的第S6节。

3 结果与讨论

3.1 制造表征

图5展示了空心W-TSV的扫描电子显微镜（SEM；日本日立公司）图像和3D X射线渲染图。TSV的参数列于表2。TSV顶部直径为5.32 μm，高度为108.2 μm，深宽比为20.3∶1，TSV密度达到1600 TSV∙mm-²。大多数真空区域的宽度为2.39~2.42 μm。由于空心TSV的顶部开口在金属填充过程中被填充，后续工艺仍可使用传统的旋涂工艺，无需添加复杂的制造工艺。图5（a）和（b）展示了部分TSV阵列，通孔排列有序。如图5（c）所示，采用博世工艺刻蚀的TSV侧壁光滑，金属均匀覆盖侧壁。TSV底部完全被金属覆盖，无空洞，减薄后也无缺陷。这表明背面金属化工艺具有良好的可靠性，完全适用于基础工艺。对晶圆不同区域的TSV进行额外的SEM图像观察和电阻测试表明，制备的TSV良品率非常高（附录A中的第S7节）。因此，CMOS制造工艺可用于制备空心W-TSV。

3.2 电学和可靠性测试

将晶圆切割成20 mm × 20 mm的芯片作为测试样品。为评估空心W-TSV的电学性能和可靠性，在640 × 512 TSV阵列周围制作了由2000个TSV组成的菊花链结构。使用探针系统（美国Cascade Microtech公司的Summit 11000）和半导体参数分析仪（美国Keithley Tektronix公司的Keithley 4200-SCS）测量其性能。

为消除探针的接触电阻，设计了四探针开尔文结构来测试TSV菊花链。共测试了80组2000个TSV的菊花链。图6（a）和（b）分别展示了正常电阻分布和电阻累积图。图6（a）为正态分布图，单个TSV的电阻在1~1.35 Ω之间，平均电阻值约为1.21 Ω。图6（b）的横轴表示单位电阻值，纵轴表示累积概率。从电阻累积图可以看出，空心W-TSV的电阻值较低，电阻偏差较小，能够满足电互连的要求。

图6（c）和（d）展示了TSV漏电流测试图。在两个相邻但未连接的TSV之间施加5种不同的直流电压（5 V、10 V、15 V、20 V和30 V）。图6（c）表明漏电流在极短时间内达到稳定。图6（d）展示了5 V时的累积漏电流，横轴和纵轴分别表示漏电流和累积概率。漏电流变化不明显，在5 V时仅为643 pA，变化范围极小。

图6（e）展示了在两个TSV的菊花链上施加5~100 V电压的击穿电压测试结果。随着电压升高，电流逐渐增大，但未观察到急剧增加的情况。在100 V时电流仅为25 nA，在0~100 V之间未发生击穿，TSV的击穿电压超过100 V。这表明TSV的氧化层具有良好的绝缘性能。

为评估TSV的可靠性，根据JESD22-A104F标准[23]对样品进行热循环测试。使用PL-150型高低温试验箱进行热循环，每个热循环持续30 min，最高温度为125 °C，最低温度为-40 °C。每25个循环测量一次电阻，图6（f）展示了25次、50次和100次循环后的平均电阻。随着循环次数的增加，平均电阻值变化极小，每条链的变化小于2%。因此，可以得出结论：TSV足够稳定，能够适应温度变化。

对TSV的电容特性进行测试，结果表明其在1 MHz时的电容为468 fF。这是由于TSV的深度较大且间距较小，不可避免地导致绝缘层和衬底电容增加。此外，空心结构也对寄生电容有一定贡献[24]。在后续研究中，可以通过使用低介电常数材料作为绝缘层或减小TSV内部腔体尺寸来进一步降低寄生电容，以实现高性能和高密度的3D集成应用[25]。

3.3 拉曼光谱应力测量

为评估应力分布，使用缓冲氧化物蚀刻剂去除硅表面，然后用显微拉曼光谱测量近表面应力。拉曼光谱测量局部应力的原理是，拉曼光谱的频移取决于外力或内部残余应力作用下硅衬底的晶格位移。

高分辨率X射线衍射可用于校准硅表面拉曼频移与应力之间的系数。应力与频移之间的关系遵循线性函数[26]：

σ = - 470 ∆ ω

式中， σ是圆柱坐标系中径向应力和周向应力的总和（MPa）； ∆ ω是拉曼频移（cm-1）。

使用法国Horiba Jobin Yvon公司的HR800光谱仪测量拉曼频率。激光在晶圆表面扫描两个空心W-TSV之间约20 μm长的硅衬底，扫描步长为0.5 μm。未受应变的硅的参考频率约为520.7 cm⁻¹（取决于系统校准），光谱分辨率通常为±0.02 cm⁻¹，对应应力分辨率约为10 MPa [27]。利用等式（1）可得到硅衬底上扫描路径的近表面应力分布，如图7所示。信号强度迅速下降的位置代表介电衬里与硅之间的界面。由于拉曼光谱在较低相对强度下信噪比降低，因此在界面附近测量的频移精度会下降。

在两个空心W-TSV之间，硅中的所有近表面应力均为拉应力。两个TSV中心处的频率为520.721 cm⁻¹，频移为0.021 cm⁻¹，对应应力为9.87 MPa。0.008~0.038 cm⁻¹范围内的频率波动对应3.76~17.86 MPa的应力，这主要是由硅表面缺陷和化学机械抛光（CMP）引起的残余应力导致的[28]。因此，最大频率变化为0.066 cm⁻¹，对应应力为31.02 MPa。最大应力出现在TSV周围1 μm范围内，2 μm以外的应力小于20 MPa。该应力低于文献[29‒31]中报道的热应力。从图7还可以观察到，未受应变的硅的表面应力曲线在约0 MPa处波动，这可能是由系统误差引起的。因此，可以推测空心W-TSV对硅表面产生的应力非常小。

为便于比较，使用KOZ区域的大小来描述热应力的影响。KOZ是指载流子迁移率变化大于5%的区域[32]。

载流子迁移率与应力的关系可表示为[33]：

∆ μ μ = Π × σ × β ( θ )

式中， σ是TSV引起的应力； β ( θ )是取向因子； θ是晶体管沟道与TSV引起的径向应力之间的夹角； Π是压阻系数； μ和 ∆ μ分别是载流子迁移率和应力引起的迁移率变化量。

根据等式（2），空心W-TSV对载流子迁移率的最大影响为2.2%。因此，空心W-TSV不存在KOZ区域。空心W-TSV中的应力不会影响周围器件的载流子迁移率，有利于高密度集成应用。

3.4 讨论

表3列出了已报道的各种降低热应力的TSV结构参数。与已报道的TSV相比，本研究的空心W-TSV实现了优异的性能组合。该结构在直径仅为5 μm的情况下，深宽比达到20∶1。空心W-TSV的间距为25 μm，TSV阵列尺寸为640 × 512，密度为1600 TSV∙mm-²。此外，TSV引起的最大应力仅为31.02 MPa，是目前报道的TSV引起应力最小的。因此，本研究的空心W-TSV满足高密度集成标准，且具有低应力的特点。

4 结论

本文提出了一种超低应力的空心W-TSV，并开发了相应的制造工艺。该TSV的顶部和底部均填充钨，这样后续仍可采用旋涂工艺，无需增加复杂流程，而TSV内部的真空区域则为热应力释放提供了空间。通过结构设计与工艺的协同创新，成功制备出了TSV直径为5 μm、间距为25 μm、阵列规模达640 × 512的超高密度（1600 TSV∙mm-2）TSV芯片。此外，还对芯片进行了电学、可靠性以及拉曼光谱应力测试。单个TSV的电阻在1~1.35 Ω之间，平均电阻值约为1.2 Ω，满足高密度集成的要求。在5 V电压下，漏电流仅为643 pA，且变化极小。击穿电压超过100 V，表明TSV具有良好的可靠性。经过-40~125 ℃的100次温度循环后，电阻率变化为2%，这说明TSV的结构足够可靠。利用拉曼光谱测量得到的晶圆表面应力值在3.76~31.02 MPa范围内，验证了所提出的空心TSV具有极低的应力，证明该TSV可用于高密度3D集成应用。

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