一种应用于5G大规模MIMO系统的低成本混合集成多芯片宽带Doherty功率放大器模块设计

黄飞 ,  吕关胜 ,  吴汇波 ,  陈文华 ,  冯正和

工程（英文） ›› 2024, Vol. 38 ›› Issue (7) : 249 -258.

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工程（英文） ›› 2024, Vol. 38 ›› Issue (7) : 249 -258. DOI: 10.1016/j.eng.2024.01.017
研究论文

一种应用于5G大规模MIMO系统的低成本混合集成多芯片宽带Doherty功率放大器模块设计

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A Hybrid Integrated and Low-Cost Multi-Chip Broadband Doherty Power Amplifier Module for 5G Massive MIMO Application

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摘要

本文针对5G大规模多进多出（MIMO）应用领域，提出了一种基于多芯片模块（MCM）的混合集成宽带Doherty功率放大器（DPA），其有源器件采用氮化镓（GaN）工艺制造，无源电路使用集成无源器件（IPD）并采用砷化镓（GaAs）工艺制造。为了实现更好的带宽性能，本文提出了一种具有低Q输出网络的反向DPA结构，以及一种用于高增益、小面积芯片的单驱动架构。所提出的DPA带宽为4.4~5.0 GHz，可以实现超过45.0 dBm的饱和功率。从37 dBm到饱和功率的增益压缩小于4 dB，平均功率附加效率（PAE）为36.3%，在4.5~5.0 GHz范围内的峰均功率比（PAPR）为8.5 dB。经过数字预失真（DPD）后，测得的邻道功率比（ACPR）优于-50 dBc，表现出令人满意的线性度。

Abstract

In this paper, a hybrid integrated broadband Doherty power amplifier (DPA) based on a multi-chip module (MCM), whose active devices are fabricated using the gallium nitride (GaN) process and whose passive circuits are fabricated using the gallium arsenide (GaAs) integrated passive device (IPD) process, is proposed for 5G massive multiple-input multiple-output (MIMO) application. An inverted DPA structure with a low-Q output network is proposed to achieve better bandwidth performance, and a single-driver architecture is adopted for a chip with high gain and small area. The proposed DPA has a bandwidth of 4.4-5.0 GHz that can achieve a saturation of more than 45.0 dBm. The gain compression from 37 dBm to saturation power is less than 4 dB, and the average power-added efficiency (PAE) is 36.3% with an 8.5 dB peak-to-average power ratio (PAPR) in 4.5-5.0 GHz. The measured adjacent channel power ratio (ACPR) is better than −50 dBc after digital predistortion (DPD), exhibiting satisfactory linearity.

关键词

5G / Doherty功率放大器 / 多进多出 / 多芯片模块 / 混合集成

Key words

5G / Doherty power amplifier / Multi-input multi-output / Multi-chip modules / Hybrid integrated

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黄飞,吕关胜,吴汇波,陈文华,冯正和. 一种应用于5G大规模MIMO系统的低成本混合集成多芯片宽带Doherty功率放大器模块设计[J]. 工程（英文）, 2024, 38(7): 249-258 DOI:10.1016/j.eng.2024.01.017

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1 引言

近年来，各行各业不断兴起和发展，对移动数据传输速率的需求大幅增长。为了进一步提高数据传输速率，5G无线系统采用了大规模多进多出（MIMO）技术。大规模MIMO的实施可以提高数据传输速率，扩大服务区域的覆盖范围并提高通信可靠性[1]。要提高数据传输速率，就需要采用更复杂的调制技术和超过100 MHz的更大瞬时信号带宽。这就要求为每根天线配置单独的无线电链路，意味着射频功率放大器（PA）的数量与天线的数量相当，在5G大规模MIMO系统中，PA的数量会达数十个甚至数百个。同时为了便于将其部署于室内、外各类基站中，大规模MIMO发射机要求结构紧凑、体积小。综上原因，对64路甚至128路发射器集成的高性能且经济可行的紧凑型射频设备的需求将不断增大，大规模MIMO发射机需求小型化原件来实现紧凑结构。

复杂的信号密集场景预计将带来各种问题和挑战，为了确保大规模MIMO发射机的良好性能，必须解决这些问题和挑战，同时要考虑能耗效率和应用电路的尺寸问题。由于PA功率消耗巨大且直接影响射频发射器的整体效率，因此业内普遍认为PA是射频发射器中的关键组件。鉴于信号带宽将会扩大，同时所生成的信号将具有较高的峰均功率比（PAPR），要适应5G系统的复杂调制方法，同时在输出功率回退（OPBO）范围内保持高效率，就必须采用高效功率放大器。文献中已经提出了几种回退高效PA架构，包括Doherty功率放大器（DPA）[2‒6]、包络跟踪（ET）PA [7]和异相PA [8]。根据应用可知采用ET架构是实现节能发射机的有效方法，该架构解决方案在移动终端领域已得到广泛应用。然而，值得注意的是ET设计也存在局限性，尤其是受到包络放大器带宽的限制。在当前系统中，常用信号带宽超过100 MHz，因此在大规模MIMO发射机中使用ET是不切实际的。此外，在异相PA技术中，输入信号被两个恒包络相位调制通道分离，分别经过位于饱和区的高效PA支线，最终在输出端合成为线性放大信号。然而，由于实际物理设备的非理想特性以及对两个PA支线相位匹配度的严格要求，异相PA技术的适应性较差，因此在基站工程设计中很少使用。相比之下，在基站行业内，DPA设计相当普遍，这主要是因为其效率较高，且电路相对来说较为简单。DPA由两条支线组成，并且在主放大器和辅放大器之间具有负载调制。利用阻抗变换促进两条分支之间的交互，即根据包络幅度对供给两条支线的阻抗作出动态调整。主放大器在低功率区域工作，而辅放大器则在功率超过预定功率水平时开始工作。因其性能卓越、设计简单，DPA在大规模MIMO发射机的应用中受到广泛青睐。

射频链路数量的大幅扩增显著扩大了大规模MIMO发射机的规模，导致其系统复杂性提高、面积增大。在传统的基站射频链路中，PA是用印刷电路板（PCB）实现的，其优点是可以根据系统需求灵活更换组件。然而，当在大规模MIMO系统中应用这类设计时，却因其尺寸过大而受到限制。幸而单片微波集成电路（MMIC）在尺寸上具备优势[9‒15]，可以在一块芯片上连接一系列无源元件和有源元件来实现微波电路功能。为了实现紧凑型射频发射机系统，最佳方法就是采用由单一工艺制造的全集成MMIC，这样既无需外部匹配元件，也便于芯片封装。与PCB上实现的PA相比，MMIC PA的尺寸大大缩小。然而，全集成MMIC的成本通常很高，因为要用到大量昂贵的氮化镓（GaN）晶圆。尽管制造成本较高，但GaN工艺的功率密度和效率都比较高，因而成为优选。

混合集成是实现低成本高度集成PA的替代解决方案[16‒18]；它采用了多芯片模块（MCM）结构，在缩小电子元件尺寸的同时也提高了性能。MCM组件的封装方法取决于用于安装组件的基板介质的类型。在混合集成PA的设计中，仅有源器件芯片采用GaN工艺生产，而匹配和偏置电路则采用其他经济高效的集成无源器件（IPD）工艺实现[19‒20]，这种设计在PCB上不占面积。相比于全集成MMIC，如果仅晶体管部分采用GaN芯片实现，其尺寸可缩小至MMIC芯片的20%或更小，从而显著降低成本。

为了降低商业化应用芯片的成本，同时保留GaN工艺的优势，本文介绍了一种基于MCM的混合集成DPA。有源器件采用稳懋半导体公司的0.25 μm GaN高电子迁移率晶体管（HEMT）工艺制造，而所有无源电路则采用稳懋半导体公司的集成砷化镓（GaAs）IPD工艺制造，该工艺可确保良好的介电性能和低损耗。各类芯片通过接合线相互连接，并集成到单个封装中。此外，本设计还考虑了相邻芯片之间的相互耦合效应以及如何实现小型片上电感和传输线路的问题。为了满足频谱带宽和信号失真的要求，通过线性化方法优化视频带宽。最后，将这些芯片安装在一个四层高散热基板上形成10 mm × 6 mm的小型化封装。

本文结构安排如下：第2节和第3节分别介绍了所提出的混合DPA的架构和具体电路设计；第4节详细介绍了封装设计；第5节总结了测量结果；第6节给出了结论。

2 混合DPA的架构

2.1 所提DPA的总体结构

基于MCM的混合DPA结构如图1所示。在混合集成方案中，DPA由三部分组成：使用GaN工艺实现的晶体管以及使用GaAs IPD工艺实现的输入网络和输出网络。采用GaAs IPD工艺实现无源匹配网络，是因为它可以与GaN工艺在栅格阵列（LGA）中或方形扁平无引脚（QFN）封装中进行集成。此外，GaAs IPD工艺还具有更显著的性能优势，采用GaAs IPD工艺实现的无源器件比采用GaN工艺具有更高的Q值，从而降低了匹配网络的损耗，提高了输出功率和效率。同时GaAs IPD工艺提供了更多的金属层，可灵活实现各种无源电路，如宽边耦合微带线。最后，将晶体管的GaN芯片和无源匹配网络的GaAs芯片置于同一基板上并用键合线连接起来，形成一个完整的芯片。

如图1所示，为了满足更高的增益要求，采用了两级PA级联。该芯片主要包括一个驱动级和一个Doherty级。作为芯片的核心部分，Doherty级采用基于低Q值网络的反向Doherty结构来实现宽带有源负载调制。所提出的设计技术旨在通过整合主放大器和辅放大器的输入匹配网络设计、功率分配器和驱动放大器（DA）的输出网络，从而减小芯片的尺寸。同时，主放大器和辅放大器的输出匹配网络也与输出组合网络相结合。晶体管和焊盘电路采用GaN工艺，而其他无源网络则采用其他工艺。驱动级采用单驱动结构，以实现高增益。下文将详细讨论这些技术。

2.2 基于低Q值网络的宽带DPA

在图2（a）所示的典型DPA配置中，主放大器和辅放大器的匹配网络与输入功分网络及输出合路网络是分别独立开发的。DPA中的阻抗调制是由λ/4传输线（T线）实现的，这限制了DPA的带宽性能。在本设计中，采用了反向Doherty架构实现宽带负载调制。如图2（b）所示，与传统DPA相比，在辅路径中增加了两条额外的λ/4传输线，引入了额外的谐振，从而提高了有源负载调制的带宽性能。采用双端口Z参数（其端口分别为主PA和辅PA的输出端P 1和P 2）详细描述带宽的增加情况。对于传统DPA，λ/4 传输线的 ABCD 矩阵可表示如下：

A B C D = c o s   θ j R o p t   s i n   θ j   s i n   θ / R o p t c o s   θ

式中，θ表示主PA和辅PA之间的相位差，j为虚部，R opt为最佳负载阻抗。Z参数可由等式（1）得出：

Z 11 = c o s   θ   +   2 j   s i n   θ 2   c o s   θ   +   j   s i n   θ R o p t Z 22 = c o s   θ 2   c o s   θ   +   j   s i n   θ R o p t Z 12 = Z 21 = 1 2   c o s   θ   +   j   s i n   θ R o p t

根据Z参数，主放大器和辅放大器的基波电压（V m、V a）与基波电流（I m、I a）之间的关系可用等式（3）表示：

V m = Z 11 I m + Z 12 I a V a = Z 21 I m + Z 22 I a

鉴于晶体管的输入电压和饱和输入电压分别为V in和V in,max，归一化输入电压α可表示如下：

α = V i n / V i n , m a x

晶体管基波电流的饱和幅度为I max/2，基于归一化输入电压α的主、辅放大器电流为：

I m = α ( I m a x / 2 )
I a = 0 ,   0 ≤ α <   0.5                               ( α - 0.5 ) I m a x e - j θ ,   0.5 ≤   α < 1.0

式中，e‒j θ 表示辅PA电流的相位超前于PA电流θ。将式（2）、（5）、（6）代入式（3），就可以清楚地表示主放大器和辅放大器的基波电压。然后，就可以计算出漏极效率（DE）的表达式。传统DPA在不同频率下的DE曲线如图3（a）所示。很明显，当工作频率偏离中心频率时，漏极效率会显著下降。因此，基于传统结构很难实现宽带DPA [21]。

所提基于低Q输出网络的反向Doherty架构将公共负载R L（负载阻抗）改进为R opt（最佳负载阻抗）。该架构将主放大器后传输线的特性阻抗增加到 2 R opt，并在辅放大器后引入两条特性阻抗分别为 2 R opt和R opt的λ/4 传输线。与传统DPA相比，所提出的架构在饱和区和回退区的阻抗转换率均为2，这将大大扩展带宽。主放大器后λ/4 传输线的传输矩阵可表示如下：

A 1 B 1 C 1 D 1 = c o s   θ                            j 2 R o p t   s i n   θ j   s i n   θ / ( 2 R o p t ) c o s   θ

辅放大器后两条级联λ/4 传输线的传输矩阵可写为：

A 2 B 2 C 2 D 2 = ( 2 + 1 ) c o s   ( 2 θ ) + 2 - 1 2 2 j ( 2 + 1 ) R o p t s i n   ( 2 θ ) 2          j ( 2 + 1 ) R o p t s i n   ( 2 θ ) 2 2 R o p t            ( 2 + 1 ) c o s   ( 2 θ ) - 2 + 1 2

根据公式（7）和公式（8），Z参数可表示如下：

Z 11 = A 1 D 2 R o p t + B 1 ( D 2 + C 2 R o p t ) C 1 D 2 R o p t + D 1 ( D 2 + C 2 R o p t )              Z 22 = A 2 D 1 R o p t + B 2 ( D 1 + C 1 R o p t ) C 2 D 1 R o p t + D 2 ( D 1 + C 1 R o p t )              Z 12 = Z 21 = R o p t C 2 D 1 R o p t + D 2 ( D 1 + C 1 R o p t )

当低Q值输出网络的α < 0.5时，主放大器将达到饱和，从而导致主PA在过激状态工作，甚至烧毁。因此，所提低Q值反向DPA的主放大器和辅放大器电流表示如下：

I m = α   ( I m a x/2)
I a = 0 ,   0 ≤ α < τ           α - τ 1 - τ I m a x e - j θ ,   τ ≤ α < 1

式中， τ表示主PA首次达到饱和时的归一化输入电压。

图3（b）所示的DE计算结果与传统DPA类似。与图3（a）相比，非中心频率的回退效率显著提高，但由于饱和区低Q网络的阻抗转换率不为1，因此饱和功率效率有所下降。由于在实际应用中DPA大部分时间都在回退区工作，因此所提出的低Q结构可以扩大DPA的带宽。

2.3 驱动级结构

由于驱动级不同，在级联电路中采用Doherty技术可以衍生出三种不同的结构，如图4所示。驱动级的加入会增加直流功耗并降低整体效率，但在不同的驱动结构下，效率的降低程度是不同的。图5显示了假设所有PA都在理想B类状态下工作、增益恒定、不同级相互隔离的情况下，两种驱动结构在不同末级增益条件下的整体效率曲线。可以看出，Doherty驱动结构和单驱动结构的饱和效率相同，但Doherty驱动结构的回退效率始终更高；此外，末级增益越低，Doherty驱动结构在回退效率方面的优势就越明显。然而，考虑实际设计中的非理想因素，这一结论并不合理。为了确保合理的导通时序，DPA中的辅PA通常在C类状态偏置，这会降低饱和区的增益。DPA的输入网络需要一个功率分配器，而该功率分配器将在OPBO区域引入至少3 dB的增益损耗，从而使Doherty驱动结构的整体增益最低。此外，如果驱动级也采用Doherty结构，线性度将进一步恶化，增加数字预失真（DPD）的难度。由于增益和线性度方面的缺点，在实际产品中很少使用Doherty驱动结构。

对于双驱动动结构，辅PA之前的DA在C类状态下偏置并且在回退区域不工作。显然，单驱动结构中的DA需要在回退区域提供更多的功率，因此直流功耗更高，导致整体回退效率更低。图6给出了在不同末级增益条件下单驱动结构和双驱动结构的6 dB回退效率。如图6所示，双驱动结构的效率始终高于单驱动结构的效率。然而，由于单级放大器的增益较低，双驱动结构通常用于毫米波频段[22]。双驱动结构的效率优势并不明显，并且在低频（6 GHz以下）时芯片面积较大。因此，在所提出的设计中采用单驱动结构[23]。单驱动PA的输出匹配网络和DPA的输入网络可以组合成级间匹配网络。因此，两级级联混合集成方案由五个部分组成。

3 电路设计

3.1 GaN晶体管

在电路设计初期，可根据目标输出功率优化晶体管的栅极宽度。DPA的主放大器和辅放大器应设计为具有100 Ω的最佳负载阻抗，并在合路点后应用后匹配网络时采用简单电感电容（LC）网络，从而将DPA的主放大器和辅放大器设计为具有100 Ω的最佳负载阻抗。当两个放大器组合在一起时，它们可以直接连接50 Ω负载，而无需匹配网络。由于寄生电容与晶体管栅极宽度有关，因此在优化栅极宽度时，还必须在随后的匹配网络设计中考虑谐振电感的吸收情况。

在DPA的最后阶段，采用了两个栅宽比为4∶5的GaN晶体管来实现非对称Doherty电路，以提高回退效率，满足5G通信中的高PAPR要求。两个分立的GaN晶体管不仅能提高主电路和辅电路之间的隔离度，还能使后续封装设计更加灵活。GaN晶体管之间的距离越大，必须通过基板传递的热量就越快、越分散。根据功率水平需求，DPA主晶体管和辅晶体管的栅极宽度分别为2 × 10 × 200 µm和2 × 10 × 250 µm，驱动级晶体管的栅极宽度为8 × 200 µm。2 × 10 × 200 µm、2 × 10 × 250 µm和8 × 200 µm 晶体管的最佳负载阻抗分别为20 Ω、14 Ω和66 Ω。

3.2 最终DPA的匹配网络

匹配网络的设计包括输入和输出网络。DPA的低Q输出匹配网络由三根λ/4 传输线组成。为了便于分析，我们首先讨论了集总参数电路的实现方法。为了降低损耗，所提PA匹配网络中的所有电感都采用传输线实现。

可以用高通或低通集总参数π型网络代替λ/4传输线，如图7所示。π型网络的参数可表示如下：

L T = Z T / ( 2 π f 0 ) C T = 1 / ( 2 π f 0 Z T )

式中，Z T是特性阻抗，f 0代表中心频率，C T是π型网络电容，L T是π型网络电感。高通网络中的并联电感可用于提供电压，串联电容可用于隔离直流电流。但是，高通网络无法吸收晶体管的输出电容，从而限制了DPA的工作带宽。对于低通网络而言，并联电容可以吸收晶体管的寄生电容，因此在实际设计中具有较好的带宽性能，但低通网络无法直接提供漏极电压和隔离直流电流，因此需要在主放大器的输出网络中另外采用偏置电路。根据等式（12），C T会随着频率的增加而逐渐减小，晶体管的输出寄生电容（C out）将超过C T。因此，需要引入一个额外的并联电感来中和C out，如图8（a）所示。图8（a）中的电感L p可推导如下：

L p = 1 ( 2 π f 0 ) 2 ( C o u t - C T )

但是，由于C out-C T较小，L p会很大，在实际电路中很难实现。为解决这一问题，可将图8（a）中的C T替换为L p//C out，如图8（b）所示；然后将图8（b）中的π型电感网络转换为T型电感网络，如图8（c）所示。T型网络中的电感可推导如下：

L T 1 = L T / ( 2 + L T / L P ) L T 2 = L P / ( 2 + L T / L P )

根据等式（12），T型网络的电感值减半。并联电感L T2可用于漏极电压供电，但仍需要额外的隔离电容。对主PA的T型输出网络进行了仿真，结果如图9（a）所示。辅PA的仿真结果如图9（b）所示。仿真结果表明，在4.3~5.5 GHz范围内，所提出的输出网络的S 11优于-10 dB，损耗小于0.9 dB。

如图10（a）所示，辅放大器后的两条λ/4 传输线可采用低通集总结构，在中心频率处会产生-180°的相移。图10（b）显示了辅放大器后输出网络的实际电路。电容C T组合了C T1和C T2，靠近晶体管的并联C T1吸收了晶体管的输出寄生电容。另外还增加了一个并联电感L p，用于中和C out并同时提供直流电压。图9（b）显示了辅放大器输出网络的S参数仿真，所设计的匹配网络在宽带范围内具有出色的S 11性能和较低的插入损耗。

最终DPA的输入网络统一了功率分配器的并行设计。主放大器的输入匹配采用带通结构，而辅放大器的输入网络则采用两级低通LC结构。受晶体管中寄生反馈电容的影响，负载阻抗会对输入匹配产生影响。因此，在设计主放大器的输入匹配网络时，必须平衡回退区和饱和区的匹配效果。DPA的输入功率分配器采用了高通集总参数Wilkinson功率分配器。传统的集总参数Wilkinson功率分配器一般基于π型或T型网络，存在损耗大、带宽窄的问题。因此，本文所提设计采用了Wilkinson功分器的LC梯形结构，以降低损耗和增大带宽。

3.3 驱动放大器的匹配网络

将DA的输出网络与最终DPA的功率分配器共同设计，以减少芯片面积。采用T型电感网络作为驱动级的输出匹配网络；T型电感网络可以吸收晶体管的输出电容，相当于宽频带内的传输线，损耗较低。在设计驱动级的输出匹配网络时，必须在饱和区最终DPA的输入阻抗的基础上设计负载阻抗，因为最终DPA的输入阻抗会随着输出功率的变化而变化。

DA的输入匹配网络采用带有3 Ω电阻的两级LC带通网络以提高稳定性。此外，驱动级在较深的AB类状态发生偏置，导致增益曲线发生扩展，这有效地补偿了最终DPA的增益压缩。因此，整体混合PA表现出更好的线性化。

4 封装设计

在混合集成中，将晶体管的GaN芯片和无源匹配网络的IPD芯片放置在一块基板上，并用接合线连接。接合线的设计不仅要考虑晶体管的电流容限，还要考虑在不同频率范围下接合线本身的寄生参数对无源匹配网络的影响。接合线的两端分别与GaN晶体管的焊盘、IPD芯片的焊盘或基板的引脚相连。由芯片不同厚度造成的键合线两端高度差和键合线曲率变化会产生不同的寄生参数值。因此，在设计无源匹配网络时必须考虑接合线的设计。在设计GaN晶体管时，必须在漏端子处对晶体管的输出电容进行中和。由接合线提供的等效电感可与晶体管固有输出电容形成LC网络，从而实现电容中和。在接合过程中，很难确保每根接合线的形状完全一致。为解决这一问题，将多条接合线并联可减少不同接合线之间的差异对等效电感的影响。经过电磁仿真后，用于连接晶体管的接合线可置于无源匹配网络的边缘，以实现阻抗匹配。射频输入和射频输出端口均采用三根接合线，其等效特性阻抗接近50 Ω，对阻抗匹配的影响很小。

图11显示了单驱动Doherty放大器的布局，它由六个芯片组成，包括驱动器输入匹配电路、驱动器晶体管、驱动器输出匹配电路、最终DPA的输入和输出网络以及主放大器和辅放大器晶体管。采用美国Keysight公司的ADS软件对所实施的DPA的完整电路进行了电磁仿真。整个模块采用10 mm × 6 mm LGA封装。如图12所示，将全部六个芯片放置在四层基板上，并用导电银胶固定。由于GaN芯片的散热性非常高，因此在每个GaN芯片下方的基板中嵌铜，以防止晶体管过热。

在高频仿真器结构（HFSS）中仿真的封装三维结构如图13（a）所示。图13（b）显示了接合线在射频输入和射频输出端口的频率响应情况。S 11的仿真结果在4.4~5.0 GHz范围内优于-24 dB。

5 测量结果

所提出的混合集成DPA如图14所示。测试条件如下：漏极电压为28 V；主放大器和驱动级的静态电流分别为72 mA和30 mA；辅放大器的栅极电压为3.4 V。测量的S参数如图15（a）所示。测得的小信号增益高于30 dB，S 11在4.8~5.0 GHz范围内优于-7 dB。

图15（b）显示了在占空比为10%的脉冲信号下的大信号测量结果，脉冲信号为20 μs/200 μs。可以看出，4.4~5.0 GHz范围内的饱和功率优于45 dBm，从37 dBm到饱和功率的增益压缩小于4 dB。此外，不同频率的增益特性是一致的，这降低了宽带DPD校正的难度。

在图16（a）所示的调制测量中，使用矢量信号源（SMW200A，德国Rohde & Schwarz公司）生成了具有8.5 dB PAPR的100 MHz LTE信号，并使用Rohde & Schwarz公司的FSW43设备对输出信号进行了解调。相邻信道功率比（ACPR）和功率附加效率（PAE）结果见图16（b）。平均PAE为36.3%，4.5~5.0 GHz范围内的PAPR为8.5 dB。为进一步证明所提PA的线性度，图16（b）还显示了采用广义记忆多项式DPD算法的ACPR。在工作频段内，DPD后的ACPR优于-50 dBc。图16（c）显示了4.9 GHz的输出功率谱密度（PSD）。有DPD和无DPD时的ACPR分别为-31.47/-30.07 dBc和-52.15/-51.88 dBc。根据这些结果，所提DPA呈现出令人满意的线性度。

表1显示了所提DPA的性能，并与其他GaN DPA进行了比较。从表中可以看出，所提DPA在功率回退（PBO）时实现了最大的饱和输出功率和增益。在本研究之前，参考文献[18]中的MMIC实现了较小芯片面积（2.5 mm × 1.6 mm）。不过由于MCM技术中只有有源器件芯片是采用GaN工艺制造的，因此这种小型化的GaN芯片面积可以使得成本大幅降低。所提出的DPA在带宽和应用电路尺寸方面具备优势，非常适合5G大规模MIMO基站和其他宽带无线通信系统。

6 结论

本研究设计了一种基于MCM的混合集成宽带DPA，用于5G大规模MIMO应用。所提DPA的有源器件采用GaN工艺制造，而所有无源电路均采用高介电系数和低损耗的GaAs IPD工艺制造。为了增大带宽，本研究提出了一种带有低Q输出网络的反向DPA结构，并采用了单驱动结构，以实现更高增益及更小的芯片面积。实测结果表明，工作带宽超过500 MHz，4.4~5.0 GHz频率范围内的饱和功率优于45 dBm。调制测量结果表明，在4.5~5.0 GHz频率范围内，平均PAE为36.3%，PAPR为8.5 dB；应用DPD后，ACPR优于-50 dBc。

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